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      <image:title>itrebol.dev - Divulgación científica en ingeniería electrónica e informática</image:title>
      <image:caption>Portal y laboratorio de divulgación científica: investigaciones reproducibles, silicio, arquitectura de procesadores, algoritmos de IA y asesoría para tesis.</image:caption>
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      <image:title>Gestor de pedidos (Farmacia de EsSalud)</image:title>
      <image:caption>Aplicación móvil multiplataforma desarrollada con React Native y Expo para la Farmacia de Dispositivos Médicos (FDM) de EsSalud. Digitaliza y optimiza en tiempo</image:caption>
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      <image:title>Cartas natales &amp; estudios astrológicos</image:title>
      <image:caption>Plataforma web de astrología y astronomía computacional de alta precisión con algoritmos NASA/IAU (astronomy-engine). Permite la generación e interpretación a u</image:caption>
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      <image:title>Control activo de ruido no lineal con redes NARX en SoC Zynq</image:title>
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      <image:title>Control activo de ruido no lineal con redes NARX en SoC Zynq</image:title>
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      <image:title>Automatización de calibración de serafines</image:title>
      <image:caption>Piloto para la automatización del proceso de calibración de serafines mediante una arquitectura Maestro-Esclavo. El sistema central (Master) basado en Arduino c</image:caption>
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      <image:title>ROEs manager app</image:title>
      <image:caption>Plataforma administrativa construida con Angular para la gestión integral de ROEs. Facilita la administración centralizada de obras, instalaciones, dispositivos</image:caption>
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      <image:title>Gestor de registros de calibración</image:title>
      <image:caption>Aplicación móvil &quot;Offline-First&quot; desarrollada con React Native y Expo para digitalizar el proceso de calibración de balanzas camioneras. Permite el ingreso de d</image:caption>
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      <image:caption>Aplicación móvil &quot;Offline-First&quot; desarrollada con React Native y Expo para digitalizar el proceso de calibración de balanzas camioneras. Permite el ingreso de d</image:caption>
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      <image:title>Controlador de lavadora industrial</image:title>
      <image:caption>Sistema de automatización para lavadoras industriales basado en ESP32. Implementa una arquitectura de máquina de estados finitos para gestionar ciclos de lavado</image:caption>
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      <image:title>Diseño y modelado de componentes funcionales</image:title>
      <image:caption>Desarrollo de una serie de componentes técnicos optimizados para manufactura. El proyecto abarca desde el diseño de tapas y recipientes con ranuras de ajuste pe</image:caption>
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      <image:caption>Desarrollo de una serie de componentes técnicos optimizados para manufactura. El proyecto abarca desde el diseño de tapas y recipientes con ranuras de ajuste pe</image:caption>
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      <image:caption>Desarrollo de una serie de componentes técnicos optimizados para manufactura. El proyecto abarca desde el diseño de tapas y recipientes con ranuras de ajuste pe</image:caption>
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      <image:title>Control activo de ruido no lineal mediante redes neuronales recurrentes NARX en silicio SoC Zynq-7010</image:title>
      <image:caption>Diseño, cuantización en punto fijo de 18 bits, síntesis de tablas LUT para tansig y validación experimental FPGA-in-the-Loop (FIL) con atenuación acústica superior a 20 dB.</image:caption>
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      <image:title>Control activo de ruido no lineal mediante redes neuronales recurrentes NARX en silicio SoC Zynq-7010</image:title>
      <image:caption>Figura 2. Topología de red neuronal recurrente NARX con retardos en la señal de referencia u(t) y retroalimentación autorregresiva y(t).</image:caption>
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      <image:title>Control activo de ruido no lineal mediante redes neuronales recurrentes NARX en silicio SoC Zynq-7010</image:title>
      <image:caption>Figura 3. Tarjeta de desarrollo física Mini Zynq-7010 con chip XC7Z010-1CLG400C conectada vía JTAG para co-simulación FPGA-in-the-Loop (FIL).</image:caption>
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      <image:title>Control activo de ruido no lineal mediante redes neuronales recurrentes NARX en silicio SoC Zynq-7010</image:title>
      <image:caption>Figura 4. Densidad espectral de potencia (PSD) antes y después del control activo, evidenciando más de 20 dB de atenuación en armónicos primarios.</image:caption>
    </image:image>
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      <image:title>Control activo de ruido no lineal mediante redes neuronales recurrentes NARX en silicio SoC Zynq-7010</image:title>
      <image:caption>Figura 5. Espectrograma comparativo en el dominio tiempo-frecuencia: supresión inmediata de componentes tonales y armónicos de combustión.</image:caption>
    </image:image>
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      <image:title>Control activo de ruido no lineal mediante redes neuronales recurrentes NARX en silicio SoC Zynq-7010</image:title>
      <image:caption>Figura 6. Densidad espectral de potencia (PSD) estimada por método de Welch y atenuación relativa en dB entre ruido primario, FxLMS FIR, ADALINE y la red NARX Bit-True propuesta.</image:caption>
    </image:image>
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      <image:title>Control activo de ruido no lineal mediante redes neuronales recurrentes NARX en silicio SoC Zynq-7010</image:title>
      <image:caption>Figura 7. Formas de onda temporal del error residual en estado estacionario sobre una ventana de 40 ms a 48 kHz.</image:caption>
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      <image:title>Metrología legal e industrial en balanzas camioneras: Fundamentos físicos del procedimiento PC-001, normas OIML R 76 y evaluación de incertidumbre según GMP-001</image:title>
      <image:caption>Análisis metrológico exhaustivo sobre la física del pesaje de gran tonelaje, el método de conmutación digital por cargas adicionales delta L, sustitución de carga, ensayos de excentricidad, pesaje creciente/decreciente y presupuesto de incertidumbre bajo NTP-ISO/IEC 17025.</image:caption>
    </image:image>
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      <image:title>Metrología legal e industrial en balanzas camioneras: Fundamentos físicos del procedimiento PC-001, normas OIML R 76 y evaluación de incertidumbre según GMP-001</image:title>
      <image:caption>Figura 2. Esquema geométrico de distribución de celdas de carga y puntos de apoyo en plataforma de pesaje vehicular de 8 apoyos.</image:caption>
    </image:image>
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      <image:title>Metrología legal e industrial en balanzas camioneras: Fundamentos físicos del procedimiento PC-001, normas OIML R 76 y evaluación de incertidumbre según GMP-001</image:title>
      <image:caption>Figura 3. Ensayo de carga rodante en plataforma: pasada de ida con vehículo patrón simulando la distribución de ejes tándem.</image:caption>
    </image:image>
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      <image:title>Metrología legal e industrial en balanzas camioneras: Fundamentos físicos del procedimiento PC-001, normas OIML R 76 y evaluación de incertidumbre según GMP-001</image:title>
      <image:caption>Figura 4. Ensayo de carga rodante en plataforma: pasada de retorno verificando la repetibilidad espacial del tren de rodaje.</image:caption>
    </image:image>
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      <image:title>Metrología legal e industrial en balanzas camioneras: Fundamentos físicos del procedimiento PC-001, normas OIML R 76 y evaluación de incertidumbre según GMP-001</image:title>
      <image:caption>Figura 5. Curva de calibración experimental de pesaje con cargas crecientes (↑) y decrecientes (↓), cuantificación de histéresis (H) y bandas de Error Máximo Permisible (EMP).</image:caption>
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      <image:title>Arquitectura SoC heterogénea: Co-ejecución entre Processing System (ARM Cortex) y Programmable Logic (FPGA) mediante bus AXI4 y canales DMA</image:title>
      <image:caption>Análisis técnico sobre la microarquitectura Zynq-7000, interconexión de alta velocidad AXI_HP, transferencias DMA Zero-Copy, benchmarking de latencia determinista en nanosegundos y mitigación de cuellos de botella en sistemas embebidos en tiempo real.</image:caption>
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      <image:title>Arquitectura SoC heterogénea: Co-ejecución entre Processing System (ARM Cortex) y Programmable Logic (FPGA) mediante bus AXI4 y canales DMA</image:title>
      <image:caption>Figura 2. Mecanismo de transmisión DMA Zero-Copy a través de puertos AXI_HP: flujo de datos masivo (&gt; 3.2 GB/s) entre memoria DDR y aceleradores DSP sin carga en la CPU.</image:caption>
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      <image:title>Arquitectura SoC heterogénea: Co-ejecución entre Processing System (ARM Cortex) y Programmable Logic (FPGA) mediante bus AXI4 y canales DMA</image:title>
      <image:caption>Figura 3. Comparativa de latencia temporal y jitter: distribución probabilística en Linux Preempt-RT (μ = 14.2 µs, cola &gt; 120 µs) frente a determinismo de ciclo fijo en silicio FPGA (1.50 µs, jitter nulo).</image:caption>
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      <image:title>El incidente ExploitGym: Anatomía de la fuga y ataque coordinado de enjambres de agentes de OpenAI contra la infraestructura de Hugging Face</image:title>
      <image:caption>Análisis técnico sobre la ruptura de sandbox por zero-day, convergencia instrumental, ejecución remota de código (RCE) en pipelines de datasets y el rediseño de la seguridad en la cadena de suministro de modelos de IA.</image:caption>
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      <image:title>El incidente ExploitGym: Anatomía de la fuga y ataque coordinado de enjambres de agentes de OpenAI contra la infraestructura de Hugging Face</image:title>
      <image:caption>Figura 2. Vectores de ataque en la cadena de suministro de modelos de IA y arquitectura de contención multicapa Zero Standing Privilege (ZSP).</image:caption>
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      <image:title>TurboQuant y el fin del muro de la memoria RAM en inteligencia artificial: Compresión del KV cache a 3 bits sin pérdida de precisión</image:title>
      <image:caption>Análisis técnico del avance de Google Research presentado en ICLR 2026: rotación aleatoria ortogonal, cuantización polar con Lloyd-Max, cancelación de ruido residual con 1-bit QJL y reducción de hasta 6x en consumo de VRAM.</image:caption>
    </image:image>
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      <image:title>TurboQuant y el fin del muro de la memoria RAM en inteligencia artificial: Compresión del KV cache a 3 bits sin pérdida de precisión</image:title>
      <image:caption>Figura 2. Comparativa de consumo de memoria VRAM frente a longitud de contexto en Llama-3-70B y descomposición del sobrecosto parásito de metadatos en métodos por microbloques frente a TurboQuant.</image:caption>
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      <image:title>Cómo medio segundo salvó a internet: Anatomía de la puerta trasera de Jia Tan en XZ Utils (CVE-2024-3094)</image:title>
      <image:caption>Análisis forense de la conspiración de ingeniería social de tres años contra Linux, inyección en scripts de empaquetado m4, secuestro de funciones con GNU IFUNC y la detección fortuita de 500 ms de latencia en OpenSSH por Andres Freund.</image:caption>
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      <image:title>Cómo medio segundo salvó a internet: Anatomía de la puerta trasera de Jia Tan en XZ Utils (CVE-2024-3094)</image:title>
      <image:caption>Figura 2. Línea de tiempo operativa (2021-2024): siembra de confianza, campaña de presión psicosocial mediante sockpuppets, inyección en scripts de compilación m4 y pilares de mitigación en la cadena de suministro.</image:caption>
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      <image:title>La paradoja del éxito: Modelado matemático y psicológico del papel de la suerte en el rendimiento extremo</image:title>
      <image:caption>Análisis cuantitativo del sesgo egocéntrico, simulaciones Monte Carlo del proceso de selección de la NASA, la falacia meritocrática en competencias hipercompetitivas y la paradoja psicológica de la convicción de control frente a la gratitud retrospectiva.</image:caption>
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      <image:title>La paradoja del éxito: Modelado matemático y psicológico del papel de la suerte en el rendimiento extremo</image:title>
      <image:caption>Figura 2. Matriz de la paradoja psicológica del éxito: el conflicto irreconciliable entre el delirio proactivo (locus de control interno) mirando al futuro y la gratitud retrospectiva al evaluar el camino recorrido.</image:caption>
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      <image:title>Jev y la inferencia estocástica no autorregresiva de System One: Metrología de precisión e instrumentación electrónica en el contexto peruano y latinoamericano</image:title>
      <image:caption>Análisis técnico del modelo fundacional de TypeSafe AI, optimización por RLCD frente a RLHF y aplicaciones de alta fidelidad en minería andina a más de 4.000 m.s.n.m., fiscalización vial de SUTRAN, redes inteligentes de OSINERGMIN y alerta temprana de huaycos.</image:caption>
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      <image:title>Jev y la inferencia estocástica no autorregresiva de System One: Metrología de precisión e instrumentación electrónica en el contexto peruano y latinoamericano</image:title>
      <image:caption>Figura 2. Topología de despliegue de Jev en instrumentación electrónica y metrología para sectores estratégicos del Perú y Latinoamérica.</image:caption>
    </image:image>
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      <image:title>Jev y la inferencia estocástica no autorregresiva de System One: Metrología de precisión e instrumentación electrónica en el contexto peruano y latinoamericano</image:title>
      <image:caption>Figura 3. Oscilograma de celda de carga ante conmutación de trampa de radiofrecuencia (433 MHz) y ventana de detección estocástica mediante inferencia de System One en 78 ms.</image:caption>
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      <image:title>Jev y la inferencia estocástica no autorregresiva de System One: Metrología de precisión e instrumentación electrónica en el contexto peruano y latinoamericano</image:title>
      <image:caption>Figura 4. Curva de magnetización B-H del núcleo de transformador de corriente (CT) y colapso de permeabilidad diferencial por saturación forzada con imán de neodimio N52.</image:caption>
    </image:image>
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      <image:title>Jev y la inferencia estocástica no autorregresiva de System One: Metrología de precisión e instrumentación electrónica en el contexto peruano y latinoamericano</image:title>
      <image:caption>Figura 5. Topología de doble lazo de triaje desacoplado: Inferencia no autorregresiva de System One en gateway de borde (80 ms) y enlace satelital para auditoría forense central.</image:caption>
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      <image:title>Gemelos digitales acústicos y co-simulación FPGA-in-the-Loop (FIL): Validación determinista en silicio antes de la fabricación física</image:title>
      <image:caption>Metodología de diseño hardware/software en AMD/Xilinx Zynq-7000: Modelado de plantas electroacústicas no lineales en Simulink, sincronización lockstep por JTAG, análisis de discrepancia de cuantización e inmunidad a oscilaciones de ciclo límite.</image:caption>
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      <image:title>Gemelos digitales acústicos y co-simulación FPGA-in-the-Loop (FIL): Validación determinista en silicio antes de la fabricación física</image:title>
      <image:caption>Figura 2: Análisis de cuantización y oscilaciones de ciclo límite: divergencia asintótica y distorsión armónica por truncamiento simple vs. estabilidad global y convergencia Bit-True con saturación simétrica Q2.16.</image:caption>
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      <image:title>Gemelos digitales acústicos y co-simulación FPGA-in-the-Loop (FIL): Validación determinista en silicio antes de la fabricación física</image:title>
      <image:caption>Figura 3: Pipeline metodológico determinista en 4 fases: del modelado MBD en Simulink y la generación Bit-True con HDL Coder hasta la síntesis en Vivado y la certificación experimental en silicio.</image:caption>
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